AD9361+zynq7020 fmcomms2

數據從PS端DDR流出，通過AXI總線到DMA
再通過UPACK模塊將一路64位轉化為4路16位；再送到dac_fifo，dac_fifo將tx1 tx2兩路IQ總共四路信號送到axi_9361主控模塊，分別是如下四路信號：

該四路信號最后通過LVDS方式，即tx_data_out_p/n端口送到AD9361芯片并發送出去。

在官方例程axi_ad9361的verilog源碼中追蹤信號流向：

上面很復雜，總結一下，就是將dac_data_i/q的數據經過一系列處理，最后通過tx_data_p/n差分發送出去。需要注意的是16位數據中應該只有12位有效？接收端流程與發送端相反。

總結

以上是生活随笔為你收集整理的AD9361官方例程发送端数据流向的全部內容，希望文章能夠幫你解決所遇到的問題。

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