ChangeMPllValue((mpll_val>>12)&0xff, (mpll_val>>4)&0x3f, mpll_val&3);

ChangeClockDivider(key, 12);

1）FLCK、HCLK和PCLK的關(guān)系

S3C2440有三個時鐘FLCK、HCLK和PCLK

s3c2440官方手冊上說P7-8寫到：

FCLK is used by ARM920T，內(nèi)核時鐘，主頻。

HCLK is used for AHB bus, which is used by the ARM920T, the memory controller, the interrupt controller, the LCD controller, the DMA and USB host block. 也就是總線時鐘，包括USB時鐘。

PCLK is used for APB bus, which is used by the peripherals such as WDT, IIS, I2C, PWM timer, MMC interface,ADC, UART, GPIO, RTC and SPI.即IO接口時鐘，例如串口的時鐘設(shè)置就是從PCLK來的；

那么這三個時鐘是什么關(guān)系呢？

這三個時鐘通常設(shè)置為1:4:8，1:3:6的分頻關(guān)系，也就說如果主頻FLCK是400MHz，按照1:4:8的設(shè)置，那么HLCK是100MHz，PLCK是50MHz

寄存器CLKDIVN表明并設(shè)置了這三個時鐘的關(guān)系

如果CLKDIVN設(shè)置為0x5,那么比例即為1:4:8，前提是CAMDIVN[9]為0.

2）輸入時鐘FIN與主頻FCLK的關(guān)系

現(xiàn)代的CPU基本上都使用了比主頻低的多的時鐘輸入，在CPU內(nèi)部使用鎖相環(huán)進行倍頻。對于S3C2440，常用的輸入時鐘FIN有兩種：12MHz和16.9344MHz，那么CPU是如何將FIN倍頻為FCLK的呢？

S3C2440使用了三個倍頻因子MDIV、PDIV和SDIV來設(shè)置將FIN倍頻為MPLL，也就是FCLK

MPLL=(2*m*FIN)/(p*2^s) where m=(MDIV+8), p=(PDIV+2), s="SDIV"

寄存器MPLLCON就是用來設(shè)置倍頻因子的

理論上，你可以通過設(shè)置該寄存器來實現(xiàn)不同的頻率，然而，由于實際存在的各種約束關(guān)系，設(shè)置一個適當(dāng)?shù)念l率并不容易，手冊上列出了一些常用頻率的表格，

例如，假設(shè)輸入時鐘FIN=16.9344M，MDIV=110, PDIV="3", SDIV="1"，

利用上面的公式，FCLK=2*16.9344*(110+8)/((2+3)*2)=399.65

3）關(guān)于USB時鐘

S3C2440有兩個鎖相環(huán)，一個主鎖相環(huán)MPLL提供給FCLK的，另外一個UPLL是提供給USB時鐘(48MHz)的,與MPLL一樣，UPLL的產(chǎn)生也是通過UPLLCON寄存器設(shè)置分頻因子得到，計算公式稍有不同：

UPLL=(m*FIN)/(p*2^s) where m=(MDIV+8), p=(PDIV+2), s="SDIV",同樣，可以通過查表得到一個合適的值。

最后值得一提的是，在CLKDIVN的第三位DIVN_UPLL用來設(shè)置USB時鐘UCLK和UPLL的關(guān)系，如果UPLL已經(jīng)是48Mhz了，那么這一位應(yīng)該設(shè)置為0，表示1:1的關(guān)系，否則是1：2的關(guān)系

2410的時鐘和電源管理

概述

時鐘和電源管理模塊由3部分組成：時鐘控制、USB控制、電源控制。

時鐘控制部分產(chǎn)生3種時鐘信號：CPU用的FCLK,AHB總線用的HCLK,APB總線用的PCLK。有2個鎖相環(huán)，一個用于FCLK HCLK PCLK,另一個用于48MHz的USB時鐘。可以通過不使能鎖相環(huán)來達到慢速省電目的。

電源管理模塊提供了4種模式： Normal模式、Slow模式、Idle模式、Power_Off模式。

Normal Mode

該模式下如果所有外圍設(shè)備都打開時電流消耗最大，允許用戶通過軟件關(guān)閉外圍設(shè)備達到省電目的。

Slow Mode

不采用PLL的模式，能量消耗僅取決于外時鐘的頻率。由外部提供的時鐘源作FCLK。

Idle Mode

關(guān)掉了給cpu的FCLK時鐘，但外圍設(shè)備時鐘仍存在，任何到CPU的中斷請求可以將cpu喚醒。

Power_off Mode

這種模式關(guān)掉了內(nèi)部供電，僅有給wake_up部分的供電還存在。可以通過外部中斷或?qū)崟r時鐘中斷可以喚醒。

功能描述

時鐘結(jié)構(gòu)：主時鐘源來自外部晶振XTlpll或外部時鐘EXTCLK。

時鐘源選擇：通過OM[3: 2]的高低電平選擇，現(xiàn)在我們采用00。OM[3：2]的狀態(tài)在nRESET的上升沿鎖存。盡管MPLL在上電復(fù)位后就開始工作，但是MPLL輸出不作為系統(tǒng)時鐘，只有對MPLLCON寫入適當(dāng)?shù)臄?shù)值后才可以。即使用戶不想改變MPLLCON的值，也要重新寫一遍才能使其起作用。

時鐘控制邏輯：時鐘控制邏輯決定要使用的時鐘源，當(dāng)鎖相環(huán)被設(shè)置為一個新的值時，時鐘控制邏輯切斷FCLK直到PLL輸出穩(wěn)定。時鐘控制邏輯在上電復(fù)位或從power_down狀態(tài)啟動時使能。

上電復(fù)位：注意上電后必須通過設(shè)置PLLCON才能使PLL作用。

在正常操作狀態(tài)下改變PLL設(shè)置：通過改變ＰＭＳ的值來實現(xiàn)。

ＵＳＢ時鐘控制：ＵＣＬＫ不起作用直到ＵＰＬＬ被設(shè)置。

ＦＣＬＫ、ＨＣＬＫ、ＰＣＬＫ：可以通過HDIVN、PDIVN、CLKDIVN來改變3種時鐘的比率，推薦采用1：2：4的比率。在設(shè)置完P(guān)MS的值后，需要設(shè)置CLKDIVN寄存器，該寄存器設(shè)置的值在PLL鎖定后生效，只需要1.5個HCLK即可完成比率的修改。

電源管理：4種模式及特點。

Power_Off模式：外部中斷EINT[15:0]或RTC alarm中斷可以從該模式wakeup.

進入PowerOff模式的流程：1。將GPIO端口設(shè)置為適當(dāng)?shù)臓顟B(tài)； 2。……….

VDDi和VDDiarm的控制：在PowerOff模式，僅VDDi和VDDiarm通過PWREN管腳控制被關(guān)閉。如果PWREN為高，VDDi和VDDiarm被外部電源提供，如果為低則關(guān)閉。 盡管VDDi，VDDiarm，VDDi_MPLL，VDDi_UPLL可能被關(guān)閉，其他電源必須被提供。

EINT[15:0]啟動信號： EINTn管腳必須被設(shè)置為中斷管腳，在啟動后，相應(yīng)的EINTn管腳將不被用作啟動，可以被用作外部中斷請求。

電池故障信號(nBATT_FLT): 當(dāng)cpu不在PowerOff模式時，nBATT_FLT將要引起低電平觸發(fā)的中斷。當(dāng)在PowerOff模式時，nBATT_FLT信號將會禁止芯片從PowerOff模式啟動，故所有的wakeup信號被屏蔽，此舉用來保護系統(tǒng)電量低時不出現(xiàn)故障。

時鐘和電源管理部分寄存器

LOCKTIME: UPLL、 MPLL 鎖定時間的計數(shù)值。

MPLLCON UPLLCON: 這兩個寄存器都有MDIV PDIV SDIV設(shè)置，對于輸入１２Ｍ的晶振，有相應(yīng)的推薦值，產(chǎn)生２００Ｍ和４８Ｍ的頻率。

CLKCON: 為各種外圍接口提供時鐘。

CLKSLOW:　是否打開２個ＰＬＬ。

CLKDIVN: 設(shè)置CLK、 HCLK、 PCLK比率的寄存

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本文來自CSDN博客，轉(zhuǎn)載請標(biāo)明出處：http://blog.csdn.net/orchisan/archive/2010/11/05/5989628.aspx

總結(jié)

以上是生活随笔為你收集整理的ARM中各始终之间的关系，FCLK HCLK PCLK的关系的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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