基于FPGA的競賽搶答器，使用verilog語言設計實現。

實驗要實現的基本功能是 主持人按下開始，三個人搶答，主持人可以給選手加分或者減分，分數用數碼管來顯示。以下是主要功能和指標： （1）設計一個可容納3組參賽的數字式搶答器，每組設一個按鈕，供搶答使用。 （2）搶答器具有第一信號鑒別和鎖存功能，使除第一搶答者外的按鈕不起作用。 （3）設置一個主持人“復位”按鈕。 （4）主持人復位后，開始搶答，第一信號鑒別鎖存電路得到信號后，有指示燈顯示搶答組別，揚聲器發出1~2秒的音響。 （5）設置一個計分電路，每組開始預置10分，由主持人記分，答對一次1分，答錯一次減1分。 本次設計內容是通過IES Design Suite14.7和spartan 3E開發板來實現的。

本工程在ISE下創建，可以用在QuartusII或vivado下

下面是工程文件頂層模塊截圖：

module qiangdaqi_top_1(rst, clk, s0, s1, s2,clr, add, sub,fmq_out,led_out,sel,A,B,C,D,E,F,G,H
    );
   input  

創作挑戰賽新人創作獎勵來咯，堅持創作打卡瓜分現金大獎

總結

以上是生活随笔為你收集整理的基于FPGA的竞赛抢答器的全部內容，希望文章能夠幫你解決所遇到的問題。

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