使用verilog語(yǔ)言實(shí)現(xiàn)流水燈設(shè)計(jì)并進(jìn)行仿真波形驗(yàn)證如下：

下面是在vivado下仿真截圖：

流水燈頂層模塊包括分頻器和狀態(tài)機(jī)組成

頂層模塊如下：
module ledwater(
input clk,//時(shí)鐘
input rst,//復(fù)位
input x,//工作模式控制   為0從右往左，為1從左往右
input  [1:0]speed,//流水的速度控制,speed 01速度最快0.24s 到最慢依次是 11 :0.48s 10:0.96s 00:1.92s
output  reg [7:0] Y
    );

下述幾個(gè)模塊：

module debounce(
    input clk,
    input reset,
    input noisy,
    output reg clean
    );
       parameter NDELAY = 650000;
       parameter NBITS = 20;
       reg [NBITS-1:0] count;
       reg xnew;
    always @(posedge clk)
         if (reset) begin xne

總結(jié)

以上是生活随笔為你收集整理的基于verilog流水灯设计的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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