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今天給大俠帶來硬件設計中教你如何正確的約束時鐘—Vivado優化到關鍵路徑，話不多說，上貨。

現在的硬件設計中，大量的時鐘之間彼此相互連接是很典型的現象。為了保證Vivado優化到關鍵路徑，我們必須要理解時鐘之間是如何相互作用，也就是同步和異步時鐘之間是如何聯系。

同步時鐘是彼此聯系的時鐘。例如，由MMCM(混合時鐘管理單元)或PLL 生成的兩個相同周期的時鐘是典型的同步時鐘。如果MMCM或PLL生成了不同周期的時鐘，那么我們最好把他們當作異步時鐘處理，需要用到相應的同步技術。

你可以通過運行report_clock_interaction生成報告，然后看報告中的“Path Req (WNS)”列、“Clock Pair Classification”列和 “Clock Pair Classification”列可以容易的辨別出同步時鐘。下面是3個場景，你需要使用合適的時鐘約束處理異步時鐘之間的關系。

1、如果時鐘互聯報告有很多(或者一個)紅色的"Timed (unsafe)" 或者還有桔色的"Partial False Path (unsafe)"方框，那你應該是沒有正確地對異步時鐘約束。如果你的設計中有大量的跨時鐘域的異步時鐘，那么你需要對那些時鐘互聯約束。

2、在時鐘互聯報告中看"Clock Pair Classification" 和 "Inter-Clock Constraints"這兩列。如果時鐘對類型是"No Common Clock" 或者 "No Common Period"或者Inter-clock約束顯示"Timed (unsafe)"，就要把這種互聯當作異步時鐘。

3、 如果“Path Requirement (WNS)”列顯示時序非常緊，典型的是小于1ns，或者“Inter-Clock Constraints”列標記為時序“Unsafe”，或者“Partial False Path (unsafe)”，那么你需要把這種時鐘互聯看作異步時鐘。

如果“WNS Path Requirement (ns)”這一列的值是合理的(>1 ns), 并且"Inter-Clock Constraints”是滿足的，同時，“Clock Pair Classification”是“干凈”的，那么這樣的時鐘互聯可以被看作是同步的，你不需要添加任何時序約束。時序工具會自動的把那些路徑當作同步路徑處理。

END后續會持續更新，帶來Vivado、 ISE、Quartus II 、candence等安裝相關設計教程，學習資源、項目資源、好文推薦等，希望大俠持續關注。大俠們，江湖偌大，繼續闖蕩，愿一切安好，有緣再見！往期推薦

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總結

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