對于standalone的block的verification：

采用結構化的Testbench：Testcase與Harness，BFM分別分離，來提高系統的可重用性。如圖是一個典型結構：

其中所有的Testcase和Harness都是頂層，Harness頂層是由一些接口模型(BFM)構成的一個狹義的測試平臺，還有很多的Task，Function構成來向DUV施加激勵。(這些頂層沒有例化關系，他們之間通過層次路徑名的方式來實現)

對于Chip_Level的verification：

也是基于結構化的Testbench，不過結構復雜很多，各個模塊的地址定義，寄存器定義，各種Boot_mode，Boot_loader，針對具體模塊的Driver，monitor等Task直接掛載在testbench上，各種Reset，Clock方案通過initial模塊調用已經例化過功能module來實現，Testbench與DUV之間的Connector，各個其他的驗證型的module，通過Instance+define來掛載在testbench上，同時方便直接通過層次路徑名來進行調用。其中的.c通過arm_gcc編譯為elf_hex，通過Boot_loader，Clcok，Reset后整個系統開始工作，PC指針開始按.c運行，主要針對Integration中可能出現的問題。

參考：設計與驗證Verilog HDL

總結

以上是生活随笔為你收集整理的Testbench结构篇的全部內容，希望文章能夠幫你解決所遇到的問題。

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