并串 轉換

題目描述
設計一個模塊進行并串轉換，要求每四位d輸為轉到一位dout輸出，輸出valid_in表示此時的輸入有效

輸入描述：
clk為時鐘
rst為低電平復位
d 信號輸入
輸出描述：
dout 信號輸出
valid_in 表示輸入有效

題目解讀
串并轉換操作是非常靈活的操作，核心思想就是移位。
串轉并就是把1位的輸入放到N位reg的最低位，然后N位reg左移一位，在把1位輸入放到左移后的reg的最低位，這樣循環，就可以得到，以最高位開始傳輸，最低位傳輸完成的N位數據了；
并轉串就是把并行的N位數據的最高位給1位輸出，然后類似的循環左移就可以了。

`timescale 1ns/1nsmodule huawei5(input wire clk ,input wire rst ,input wire [3:0]d ,output wire valid_in ,output wire dout);//*************code***********//reg [3:0] data = 'd0; reg [1:0]cnt;//計數 reg valid; assign dout = data[3];//data的最高位接輸出線 assign valid_in =valid; always @(posedge clk or negedge rst) beginif(!rst)begindata<= 'd0

總結

以上是生活随笔為你收集整理的并串 转换的全部內容，希望文章能夠幫你解決所遇到的問題。

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