module voter7(pass, vote);
output pass;
input [6:0] vote;
reg [2:0] sum;
integer i;
reg pass;
always @(vote)
begin
sum=0;
for(i=0;i<=6;i=i+1)
if(vote[i])sum=sum+1;
if(sum[2])pass=1;
else pass=0;
end
endmodule

`timescale 1 ps/ 1 ps? ? ? ? ?//激勵文件
module voter7_vlg_tst();
// constants ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ??
// general purpose registers
reg eachvec;
// test vector input registers
reg [6:0] vote;
// wires ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ??
wire pass;

// assign statements (if any) ? ? ? ? ? ? ? ? ? ? ? ? ?
voter7 i1 (
// port map - connection between master ports and signals/registers ??
?? ?.pass(pass),
?? ?.vote(vote)
);
initial ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?
begin ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?
// code that executes only once ? ? ? ? ? ? ? ? ? ? ? ?
// insert code here --> begin ? ? ? ? ? ? ? ? ? ? ? ? ?
vote=7'b1110001;
#50 vote=7'b1100000;
#50 vote=7'b1101101;
#50 $finish; ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ??
? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?
end ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?
endmodule

總結

以上是生活随笔為你收集整理的数字逻辑实验五 七人表决器的全部內容，希望文章能夠幫你解決所遇到的問題。

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