ADC外围电路的设计
ADC
外圍電路的設計
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模擬電路的設計
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數字外圍電路的設計
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電源和接地的設計
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信號隔離的設計
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在使用
ADC
芯片時，由于
ADC
的型號多樣化，其性能各有局限性，所以為了使
ADC
能夠適
應現場需要以及滿足后繼電路的要求，必需對
ADC
的外圍電路進行設計。
ADC
外圍電路的
設計通常包括模擬電路、數字電路和電源電路的設計。
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1
模擬電路的設計
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1
．
1
前置放大器電路的設計
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市場上除了少數的
ADC
本身帶有放大電路外，多數
ADC
都不具備此結構，而一般模／數轉
換系統的模擬輸入信號是比較小的，
因此通常需要使用模擬放大器，
來提升輸入電壓。
模擬
放大器一般選用集成運算放大器、
儀表放大器或隔離放大器等。
使用模擬放大器時要著重考
慮放大器的帶寬和精度，當選擇運算放大器時，其帶寬和精度都應當優于所選擇的
ADC
。
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模擬放大器不僅能放大模擬輸入信號，
而且還具有阻抗變化的作用。
對于輸入電阻比較小的
ADC
，而信號源的內阻又比較大時，需要選用高輸入阻抗、低輸出阻抗的放大器，有時也可
以加接電壓跟隨器，以提高輸入阻抗，從而達到匹配的目的。
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1
．
2
采樣保持電路的設計
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采樣保持電路可以使
ADC
轉換器在轉換期間保持電壓不變，因此對于沒有采樣保持電路的
ADC
，必需在模擬輸入之前加接采樣保持電路。在選用采樣保持器時，要注重捕獲時間和頂
級率的選擇，
因為它們直接關系到模／數轉換系統的整體性能。
捕獲時間實質就是采樣保持
器的采樣階段所需的時間，
它要與
ADC
的轉換時間合理配合，
過大則影響
ADC
的轉換速率，
過小則容易產生功能混亂或數據丟失等現象。
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在
ADC
進行轉換的過程中，采樣保持電路進入保持階段。通常采樣保持電路是靠電容來進
行電壓保持的，
由于電容和采樣開關中漏電流以及保持電路中偏置電流的影響，
使保持的模
擬電壓隨時間的延續而有所下降
(
或上升
)
，其下降的速率就是采樣保持電路的頂級率。頂級
率過大就會影響轉換精度。
頂級率和捕獲時間不但與采樣保持電路有關，
而且還與外接的保
持電容有關，增大電容時，可以減小頂級率，但捕獲時間將增大，因此需要全面考慮。對于
模擬輸入電壓變化緩慢的系統，可以不使用采樣保持電路，一般模擬輸入電壓變化不超過
1
／
2LSB
時，就可不用。
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1
．
3
多路開關的設計
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多路開關也是
ADC
的主要外圍設備之一。設計時需要注意以下問題：實際中，部分
ADC
的
輸入電阻較小，而模擬多路開關并不是理想開關，其導通電阻較大，因此
ADC
與模擬多路
開關之間的阻抗并不匹配，
這將影響整個系統的運行精度，
因此不容忽視，
這時可在多路開
關與
ADC
之間加接高輸入阻抗的電壓跟隨器；此外模擬多路開關存在漏電流，而且各路開
關是并聯的，
當開關的路數較多時，
漏電流就不能忽視，
這時可采用分級模擬開關來解決這
個問題；在多通道的數據采集系統中，當通道切換時，模擬電壓將產生階躍變化，
這時應等
階躍變化穩定后，再讓采樣保持電路進入采樣階段；具有分級流水結構的
ADC
和∑
-
△型的
ADC
，其輸出的數據是滯后的，因此需要全面考慮轉換器外圍電路所需的穩定時間以及
ADC
對多路開關的階躍變化所需的響應時間等。
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2
數字外圍電路的設計
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ADC
的輸出是數字電路，
它與后繼電路相連接所需要的數據線可以分為并行接口和串行接口
兩種型式。
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2
．
1
并行接口電路的設計
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絕大多數
ADC
的數據輸出都具備并行接口，
可以很方便地與下級電路
(
微處理器等
)
的數據總
線相連接，數據傳送速度快。
ADC
的數據總線常用的有
8
位和
16
位，但一般
10
～
16
位的
ADC
既能與
16
位的接口方式與
16
位的微控制器直接相連，
又能以
8
位接口方式與
8
位微控
制器相連。
并行接口除了并行的數據線外，
還需要許多控制信號線和狀態信號線，
如啟動轉
換信號線、
讀／寫信號線、
片選信號線等。
由于各種
ADC
的芯片各不相同，
所以在設計時，
必須弄清具體型號的各信號定義、
時序以及使用微控制器的總線時序，
從而才能設計出滿足
時序要求的接口電路。
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2
．
2
串行接口電路的設計
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串行接口只需要
1
根雙向數據線、
或者
2
條傳輸方向相反的數據線和少量的控制線。
這樣能
大大地減少芯片的引腳數目，
進而簡化了整機的布線。
實際中多數微型控制器都有串行接口，
這樣給串行數據輸出的
ADC
使用提供了便利的條件，不過這種傳輸方式速度慢、效率低，
但隨著芯片工作頻率的提高，
串行傳輸速率也得到了改善。
常見的串行接口有通用異步接收
／發送器、串行外圍接口和
I2C
總線等，設計時應根據具體情況采取相應的方式。
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3
電源和接地的設計
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在
ADC
電路中既含有模擬信號，
又含有數字信號，
而模擬信號部分是精密的信號處理電路，
例如分辨率為
10
位
5V
量程的
ADC
，所對應
1LSB
的模擬電壓為
4
．
88mV
。數字電路部分是
與其他邏輯電路連接在一起的，
工作信號為脈沖信號，信號的幅度大，
頻譜寬。對于模擬信
號來說，數字信號是一個干擾源，地線噪聲可達幾十毫伏，甚至幾百毫伏。
如果存在接地不
良，布線不當等因素，那么數字噪聲將嚴重影響模擬信號部分的精度，
甚至無法工作，
所以
對于高速
ADC
或高分辨率的轉換系統要特別重視印制電路板的布線以及電源的去耦問題。
為了減小地線噪聲干擾可以采取下列措施：
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3
．
1
參考點的設計
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AGND
與
DGND
分開，建立模擬參考點，把所有的模擬部分都接到這個參考點上。此外還應
注意合理布局，盡量縮短地線的長度，加大地線的橫截面積等。
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3
．
2AGND
和
DGND
連接的設計
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AGND
接模擬參考點，
DGND
接數字電路，并與數字電源地相連接，并且
AGND
和
DGND
只
在靠近
ADC
的引腳一處進行連接。
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?
3
．
3
電源接線的設計
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多數
ADC
使用的不止是一種電源，
通常
5V
電源供數字部分使用，
15V
電源供模擬部分使用。
這兩組電源要分別接到
AGND
和
DGND
上，
同時注意這兩組電源的變壓器繞組之間應具有良
好的絕緣和良好的靜電隔離。
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?
3
．
4
電源去耦的設計
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ADC
的電源要加去耦電容，并且安裝時電容要盡量靠近
ADC
的電源。一般情況下，電容可
用
1
～
10
μ
F
鉭電容與
0
．
01
～
0
．
1
μ
F
高頻瓷介電容并聯。
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3
．
5
高低噪聲電路接地的設計
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數字電路中的高頻信號電路和大電流電路屬于高噪聲電路，而
ADC
接口中的數字信號則屬
于低噪聲電路，
因此兩者應各有接地參考點。
前面是地線連接時需要考慮的問題，
但是在實
際中各電路結構和參數的差別很大，所以一般不能采取同一模式。對于一些
ADC
芯片說明
書中已經給出了電源和地線以及芯片評估板的印制電路布線圖，
使用時要按照說明書去連接，
這樣才能達到系統的預期指標。
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4
信號隔離的設計
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從上面的分析可知，
合理的布線和接地可以有效地抑制噪聲干擾，
但由于模擬信號和數字信
號仍存在共地，
所以要徹底消除數字噪聲對模擬信號的影響是不可能的。
此外，
模擬信號在
傳輸線上也容易受到干擾，
這些干擾不僅對模擬信號有影響，
對數字電路影響更大，
嚴重時
會產生運行錯誤。因此采取隔離措施可以進一步抑制干擾，常用的隔離元件是光電耦合器。
根據隔離位置的不同，
可分為
2
種隔離方式：
一種是隔離模擬信號端；
另一種是隔離數字信
號端。
由于數字信號的工作頻率較高，
所以必須采用高速光電耦合器或采取加速措施，
并且
在微處理器中加人等待周期或增加信號鎖存器等，
以協調光電耦合器引來的延遲時間，
這將
帶來接口電路的復雜性和降低系統響應速度的負面影響。
在實際應用中，
由于對不同系統的
技術要求各有不同，所以
ADC
外圍電路的設計也要根據具體情況采用不同的方法
總結
以上是生活随笔為你收集整理的ADC外围电路的设计的全部內容，希望文章能夠幫你解決所遇到的問題。
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