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编程问答

jitter 如何优化网络_PLL jitter 测试过大,如何优化?

發(fā)布時(shí)間:2023/12/14 编程问答 25 豆豆
生活随笔 收集整理的這篇文章主要介紹了 jitter 如何优化网络_PLL jitter 测试过大,如何优化? 小編覺得挺不錯(cuò)的,現(xiàn)在分享給大家,幫大家做個(gè)參考.

charge pump PLL

LPF 就是簡單的二階濾波器。

基本的功能都正常,但是就是jitter有點(diǎn)大,特別是環(huán)路工作在低頻段。

求各位大俠指導(dǎo)。

另外,還有一個(gè)奇怪現(xiàn)象就是片子測試后放置一段時(shí)間后再次測試,出來的頻率整體偏大,而且是前期測試的時(shí)間越長的出來的頻率偏離理想值越大。

第一個(gè)問題也太大了,讓人沒法回答。

問題描述不清楚,沒有具體點(diǎn)的測試結(jié)果。無法回答

要有實(shí)際測試結(jié)果才能分析的嘛

籠統(tǒng)。

工作在低頻段什么意思?是說輸出頻率低么?那參考頻率有變么?

jitter大 指的是 jitter in time 還是 jitter in UI?

這問題很難

測出來的jitter大,首先假定是ring pll,則在低頻端測出來的jitter大恨容易解釋就LPF的輸出電壓接近

V2I電路的輸入管的vth值,測得越久頻偏越大可以認(rèn)為是vth在略微升高。

pll輸出頻率高點(diǎn)會好點(diǎn),利用分頻器輸出,這樣的話vco輸出的頻率高

最好把問題描述清楚些,別人好幫你。

各位大俠,

幫我看看

用的是哪種結(jié)構(gòu)的VCO?不同頻率下loop有調(diào)整嗎?

用的是查分結(jié)構(gòu)的VCO

這個(gè)版本的的LOOP是固定的

這個(gè)jitter過于大了,以至于我認(rèn)為它是由于電路設(shè)計(jì)有問題引起的??纯磒hase noise之類的頻譜先看看是哪種成分的影響在起主導(dǎo)然后再做判斷。

學(xué)習(xí)學(xué)習(xí)

做過VCO Pnoise 分析,發(fā)現(xiàn)有兩個(gè)管子1/f noise 偏大 在1KHz,

在1MHz 左右有id熱噪聲占主導(dǎo),但是現(xiàn)在還是-103dBc. 是不是還是有點(diǎn)大啊?

頂起!

jitter spec. ?

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總結(jié)

以上是生活随笔為你收集整理的jitter 如何优化网络_PLL jitter 测试过大,如何优化?的全部內(nèi)容,希望文章能夠幫你解決所遇到的問題。

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