1.軟件版本

ISE14.7+ Modelsim SE-64 10.1c

2.本算法理論知識

3.核心代碼

`timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 14:51:45 08/26/2020 // Design Name: // Module Name: mysys // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // // module mysys(input i_clk,input i_rst,input signed[11:0]i_Vin,//將外部的DAC輸入接這里output signed[11:0]o_sin1,output signed[11:0]o_sin2,output signed[11:0]o_sin3,output signed[11:0]o_sin4,output signed[11:0]o_Vout,//接到DA輸出混疊正弦信號//乘法輸出output signed[23:0]o_rsin1,output signed[23:0]o_rcos1, output signed[23:0]o_rsin2,output signed[23:0]o_rcos2, output signed[23:0]o_rsin3,output signed[23:0]o_rcos3, output signed[23:0]o_rsin4,output signed[23:0]o_rcos4, //積分輸出output signed[15:0]o_Rxs1,output signed[15:0]o_Rxc1,output signed[15:0]o_Rxs2,output signed[15:0]o_Rxc2,output signed[15:0]o_Rxs3,output signed[15:0]o_Rxc3,output signed[15:0]o_Rxs4,output signed[15:0]o_Rxc4 );//頻率配置參數(shù) parameter address1 = 32'd400000000;//400000000/2^32*100e6; parameter address2 = 32'd200000000;//200000000/2^32*100e6; parameter address3 = 32'd100000000;//100000000/2^32*100e6; parameter address4 = 32'd50000000;//50000000/2^32*100e6;//DA輸出，接到你外部的網絡中 sin_4out sin_4out_u(.i_clk (i_clk), .i_rst (i_rst), .i_address1(address1), .i_address2(address2), .i_address3(address3), .i_address4(address4), .o_sin1 (o_sin1), .o_sin2 (o_sin2), .o_sin3 (o_sin3), .o_sin4 (o_sin4), .Vout (o_Vout)//接到DA輸出混疊正弦信號);//然后是AD輸入 //ADC輸入采樣Vin后，對信號進行檢波處理，乘法器將Vin與8路參考數(shù)字信號（4個頻率點的正弦及余弦，FPGA內部產生）相乘并積分（積分時間可調）得到其數(shù)值。 check_tops check_tops_u(.i_clk (i_clk), .i_rst (i_rst), .i_address1(address1), .i_address2(address2), .i_address3(address3), .i_address4(address4), .i_Vin (i_Vin), .o_rsin1 (o_rsin1), .o_rcos1 (o_rcos1), .o_rsin2 (o_rsin2), .o_rcos2 (o_rcos2), .o_rsin3 (o_rsin3), .o_rcos3 (o_rcos3), .o_rsin4 (o_rsin4), .o_rcos4 (o_rcos4), .o_Rxs1 (o_Rxs1), .o_Rxc1 (o_Rxc1), .o_Rxs2 (o_Rxs2), .o_Rxc2 (o_Rxc2), .o_Rxs3 (o_Rxs3), .o_Rxc3 (o_Rxc3), .o_Rxs4 (o_Rxs4), .o_Rxc4 (o_Rxc4));//8個數(shù)據(jù)進行串口設計 endmodule

4.操作步驟與仿真結論

?5.參考文獻

?A37-07

6.完整源碼獲得方式

方式1：微信或者QQ聯(lián)系博主

方式2：訂閱MATLAB/FPGA教程，免費獲得教程案例以及任意2份完整源碼

總結

以上是生活随笔為你收集整理的【导纳分析】基于FPGA的导纳分析仪的verilog设计的全部內容，希望文章能夠幫你解決所遇到的問題。

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