1.芯片IIC的接口配置
一般為開漏，引腳需要外接上拉電阻才能保證正常通信。

2.IIC電平的定義
IIC規范將低于VIL或低于0.3VDD的電壓定義為邏輯低電平，同樣將高于VIH或高于0.7VDD的電壓定義為邏輯高電平。
3.最小電阻的確定
電源電壓限制了可允許總線拉低的最小上拉電阻值，過強的上拉會阻止器件充分拉低拉線的電平，導致無法確保邏輯低電平能被檢測到。在輸出級V_OLmax=0.4V 時指定I_OL為3mA，允許總線電壓拉低的最小上拉電阻公式：Rmin>=(VDD(min)-Vol)/3mA
注：此處限制最小電阻，是為了防止邊沿過陡，單片機無法識別。
4.IIC總線電容
IIC總線一般只有上拉電阻，總線電容是來自芯片管腳的容性負載，總線100k速率可以使用的容限在10pF-400pF之間，400k速率可以使用的總線容限10pF-200pF之間。控制總線電容主要是控制連接在同一總線的器件數量。
5.IIC上拉最大電阻的確定

圖一：VDD3V，使用10k的上拉電阻，一個時鐘周期為5us，即速率為200k

圖二：VDD3V，使用4.7k的上拉電阻，一個時鐘周期為2.5us，即速率為400k
通過以上兩個圖，總線充放電速度跟上拉電阻的阻值成反比，在400K速率下只有圖二的波形符合，而在在100k速率下兩個圖的波形都能滿足。總線的負載電容和上拉電阻的值決定了信號的上升空間tr,tr<=300ns，時間常數等于源端阻抗和總線電容的乘積，上拉電阻不太會造成時間常數過大從而使上升沿斜率變小，增大了總線上升時間，也即降低了總線速率。

總結

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