1.基本概念

EDA:Electronic design automation，電子設(shè)計(jì)自動(dòng)化。是指利用計(jì)算機(jī)輔助設(shè)計(jì)（CAD）軟件，來完成超大規(guī)模集成電路（VLSI）芯片的功能設(shè)計(jì)、綜合、驗(yàn)證、物理設(shè)計(jì)（包括布局、布線、版圖、設(shè)計(jì)規(guī)則檢查等）等流程的設(shè)計(jì)方式。（節(jié)省人力與時(shí)間，提高效率）

CPLD:Complex Programmable logic device，復(fù)雜可編程邏輯器件。采用CMOS EPROM、EEPROM、快閃存儲(chǔ)器和SRAM等編程技術(shù)，從而構(gòu)成了高密度、高速度和低功耗的可編程邏輯器件。主要由邏輯塊、可編程互連通道和I/O塊三部分構(gòu)成。（其中集成了很多可編程的數(shù)字邏輯單元，最后實(shí)現(xiàn)什么樣的功能就是靠燒進(jìn)去的是是么樣的程序，比如燒進(jìn)去的是計(jì)數(shù)器，那么實(shí)現(xiàn)的就是計(jì)數(shù)器的功能）

FPGA:Field Programmable Gate Array，現(xiàn)場可編程邏輯門陣列。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

VHDL:Very-High-Speed Integrated Circuit Hardware Description Language，超高速集成電路硬件描述語言。是一種用于電路設(shè)計(jì)的高級(jí)語言，與其他硬件描述語言相比，其具有語言簡潔、靈活性強(qiáng)、不依賴于器件設(shè)計(jì)等特點(diǎn)。

2.VHDL語言的理解與解讀（if語句）

#十一進(jìn)制加法計(jì)數(shù)器 LIBRARY ieee;--打開ieee庫USE ieee.std_logic_1164.all;--使用ieee庫中std_logic_1164程序包中的所有項(xiàng)目use ieee.std_logic_unsigned.all;--使用ieee庫中std_logic_unsigned程序包中的所有項(xiàng)目（非符號(hào)數(shù)）use ieee.std_logic_arith.all;--使用ieee庫中std_logic_arith程序包中的所有項(xiàng)目（算數(shù)運(yùn)算）ENTITY counter IS--實(shí)體counter開始generic(number:integer:=10);--定義靜態(tài)參數(shù)number為10的整數(shù)PORT--端口( inputdata : IN INTEGER RANGE 0 TO 15;--inputdata為輸入整數(shù)范圍0-15inclk : IN STD_LOGIC;--inclk為輸入的標(biāo)準(zhǔn)邏輯數(shù)據(jù)（數(shù)字時(shí)鐘）clear : IN STD_LOGIC;--clear為輸入的標(biāo)準(zhǔn)邏輯數(shù)據(jù)（清除信號(hào)）enable : IN STD_LOGIC;--enable為輸入的標(biāo)準(zhǔn)邏輯數(shù)據(jù)（使能信號(hào)）load : IN STD_LOGIC;--load為輸入的標(biāo)準(zhǔn)邏輯數(shù)據(jù)（裝載信號(hào)）countoutput : OUT INTEGER RANGE 0 TO 15 );--countoutput為輸出范圍為0-15的整數(shù)END counter;--counter的實(shí)體結(jié)束ARCHITECTURE a OF counter IS--定義實(shí)體counter對應(yīng)的結(jié)構(gòu)體a開始SIGNAL countbuffer : INTEGER RANGE 0 to 15;--定義信號(hào)countbuffer整數(shù)范圍為0-15signal countlogic: std_logic_vector(3 downto 0);--定義信號(hào)countlogic為4位的標(biāo)準(zhǔn)邏輯向量BEGIN--結(jié)構(gòu)體開始PROCESS (inclk, clear)--進(jìn)程，其中inclk和clear為本進(jìn)程的敏感信號(hào)（當(dāng)敏感信號(hào)發(fā)生變化時(shí)，進(jìn)程才會(huì)開始）BEGIN--進(jìn)程開始IF clear = '0' THEN --若clear=0,那么執(zhí)行下一條語句countbuffer<= 0; --countbuffer清零ELSIF (inclk'EVENT AND inclk= '1') THEN --若clear不為0，且inclk上升沿到達(dá)，那么執(zhí)行下一條語句 IF load = '1' THEN --若load=1，則執(zhí)行下一條語句countbuffer <= inputdata; --將inputdata的值賦值給countbuffer ELSE --否則IF (enable = '1') and (countbuffer<number) THEN--如果clear不為0，load不為1，enable為1，那么執(zhí)行下一條語句countbuffer<=countbuffer+1; --countbuffer加1ELSif (enable = '1') and (countbuffer>=number) then --否則如果enable為1，且countbuffer大于等于number定義的值，執(zhí)行下一條語句 countbuffer<=0;--countbuffer清零else--否則countbuffer <=countbuffer; --countbuffer的值不變END IF; --結(jié)束if語句 END IF; --結(jié)束if語句END IF; --結(jié)束if語句END PROCESS;--結(jié)束進(jìn)程countoutput<= countbuffer;--countbuffer賦值給countoutput輸出END a;--結(jié)束結(jié)構(gòu)體a同步加法計(jì)數(shù)器clear清零信號(hào)，異步控制load裝置數(shù)據(jù)信號(hào)，同步控制enable 使能信號(hào)，同步控制

? ? ? countbuffer就是一個(gè)數(shù)據(jù)緩沖器，相當(dāng)于一個(gè)中間變量，因?yàn)檩敵鯿ountoutput不能再次作為輸入，所以引入一個(gè)中間變量。

? ? ?? ? ? 過程依次為：庫--程序包--實(shí)體（定義系統(tǒng)的輸入與輸出）--結(jié)構(gòu)體（關(guān)鍵所在，定義系統(tǒng)的行為、元件及內(nèi)部的連接關(guān)系，即描述其邏輯功能。）

總結(jié)

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